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芯片測試是確保芯片能夠正常工作的關鍵步驟。對于SoC芯片測試，由于SoC的基礎是深亞微米工藝，因此需要采用全新的測試方法。設計工程師必須在設計初期就做出測試規(guī)劃，以確保每個功能元件都能得到充分的測試。因此，芯片測試在設計初期系統(tǒng)級芯片測試中是非常重要的。芯片測試
設計初期系統(tǒng)級芯片測試。SoC的基礎是深亞微米工藝，因此，對Soc器件的測試需要采用全新的方法。由于每個功能元件都有其自身的測試要求，設計工程師必須在設計初期就做出測試規(guī)劃。
基本信息
| 中文名 | 芯片測試 |
| 個晶體管 | 1億 |
| 工具 | ATPG工具 |
| 軟件 | 測試軟件 |
準備規(guī)劃
為SoC設備所做的逐塊測試規(guī)劃必須實現(xiàn)：正確配置用于邏輯測試的ATPG工具；測試時間短；新型高速故障模型以及多種內(nèi)存或小型陣列測試。對生產(chǎn)線而言，診斷方法不僅要找到故障，而且還要將故障節(jié)點與工作正常的節(jié)點分離開來。此外，只要有可能，應該采用測試復用技術以節(jié)約測試時間。在高集成度IC測試領域，ATPG和IDDQ的可測試性設計技術具備強大的故障分離機制。
需要提前規(guī)劃的其他實際參數(shù)包括：需要掃描的管腳數(shù)目和每個管腳端的內(nèi)存數(shù)量。可以在SoC上嵌入邊界掃描，但并不限于電路板或多芯片模塊上的互連測試。
盡管芯片尺寸在不斷減小，但一個芯片依然可封裝幾百萬個到上1億個晶體管，測試模式的數(shù)目已經(jīng)增加到前所未有的程度，從而導致測試周期變長，這一問題可以通過將測試模式壓縮來解決，壓縮比可以達到20%至60%。對現(xiàn)在的大規(guī)模芯片設計，為避免出現(xiàn)容量問題，還有必要找到在64位操作系統(tǒng)上可運行的測試軟件。
面臨問題
此外，測試軟件也面臨著深亞微米工藝和頻率不斷提高所帶來的新的測試問題。過去測試靜態(tài)阻塞故障的ATPG測試模式已不再適用，在傳統(tǒng)工具上添加功能模式卻難以發(fā)現(xiàn)新的故障。較好的方式是，對過去的功能模式組進行分類以判斷哪些故障無法檢測，然后創(chuàng)建ATPG模式來捕獲這些遺漏的故障類型。
隨著設計容量的增大以及每個晶體管測試時間的縮短，為了找到與速度相關的問題并驗證電路時序，必須采用同步測試方法。同步測試必須結合多種故障模型，包括瞬變模型、路徑延遲和IDDQ。
業(yè)界一些公司認為，將阻塞故障、功能性故障以及瞬變/路徑延遲故障結合起來也許是最為有效的測試策略。對深亞微米芯片和高頻率工作方式，瞬變和路徑延遲測試則更為重要。
要解決同步測試內(nèi)核時的ATE精度問題，并降低成本，就必須找到一種新的方法，這種方法能簡化測試裝置的接口(瞬變和路徑延遲測試要求測試裝置接口處時鐘準確)，同時能保證測試期間信號有足夠的精確度。
由于SoC內(nèi)存塊中極有可能存在制造缺陷，因此存儲器BIST必須具備診斷功能，一旦發(fā)現(xiàn)問題，存在缺陷的地址單元就可以映射到備用地址單元的冗余內(nèi)存，檢測出的故障地址將放棄不用，避免舍棄整個昂貴的芯片。
對小型嵌入式內(nèi)存塊進行測試，無需另加門電路或控制邏輯。例如，向量轉(zhuǎn)換測試技術可將功能模式轉(zhuǎn)換為一系列的掃描模式。
與BIST方法不同，旁路內(nèi)存塊的功能輸入不需要額外的邏輯電路。由于不需要額外的測試邏輯，SoC開發(fā)工程師可復用過去形成的測試模式。
高級ATPG工具不僅能并行測試宏而且能夠確定是否存在沖突，以及詳細說明哪些宏可并行測試，哪些宏為什么不可以并行測試。此外，即使宏時鐘與掃描時鐘相同(如同步存儲器)，這些宏也可得到有效測試。
挑戰(zhàn)
目前，密集雙面板上的測試點還不夠多，每個復雜的芯片都必須配備邊界掃描電路。如果沒有邊界掃描，板級的制造缺陷查找就相當困難，甚至無法查找。借助于邊界掃描，板級測試就極為容易，并且與芯片內(nèi)的邏輯電路無關。邊界掃描也可在生產(chǎn)的任一階段將ATPG模式配置到芯片的掃描鏈上。
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